核芯互联 CLB3RL02：面向便携式终端的超低相噪双通道时钟扇出缓冲器

Release time：2025-12-31
author：AMEYA360
source：核芯互联
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核芯互联 CLB3RL02：面向便携式终端的超低相噪双通道时钟扇出缓冲器

　　一、产品概要 (Product Overview)

　　在移动通信和高性能便携式设备(如 5G 终端、GPS 模块、WLAN 收发器)对时钟信号质量要求日益严苛的今天，时钟分配系统的附加噪声和信号完整性成为关键设计挑战。

　　核芯互联隆重推出 CLB3RL02，一款专为满足这些高标准而设计的超小封装(仅为0.8mm x 1.6mm)的两通道时钟扇出缓冲器。CLB3RL02 的核心功能是将单一时钟源(通常是 TCXO)有效缓冲并分发至多个外围器件，同时确保最小的附加相噪、抖动和最优的信号完整性。

　　二、核心性能指标与特性 (Key Specifications)

　　CLB3RL02 在低噪声、信号完整性管理和电源集成方面实现了卓越的平衡。

　　特性 (Feature)关键性能指标 (Specification)优势解析 (Advantage)

　　超低附加相噪 偏移时为 确保通信系统的高精度和低误码率。

　　极低附加抖动典型值 (BW= to ) (BW= to )显著提升时钟信号的纯净度，优化系统时序。

　　时钟频率范围 至 覆盖主流的 TCXO 和系统时钟频率需求。

　　集成 LDO 稳压输出，最大 驱动能力可为外部 TCXO 等器件提供低噪声电源，简化电源设计，并优化时钟源相噪表现。

　　可控转换速率 至 上升/下降时间 (针对 至 负载)限制 EMI 辐射，同时防止由于快速或慢速转换导致的附加相噪和占空比误差。

　　输入耦合内置 交流耦合电容无需外部交流耦合电容，简化设计，节省 PCB 空间。

　　超小型封装封装大小仅为0.8mm x 1.6mm适用于空间受限的应用，简化设计，节省 PCB 空间。

　　三、性能优势深度剖析 (In-Depth Performance Analysis)

　　3.1 极致的低噪声设计

　　内置的 LDO 稳压器可接受 至 的输入电压，可以直接从单节锂电池供电。 引脚外部可用，可为外部时钟源(如 TCXO)提供干净、稳压的 电源。这种供电策略对实现整个时钟链路的最佳相噪性能具有决定性作用。LDO 的启用受任一 CLK_REQ_N 信号控制。

　　3.2 自适应输出级与信号完整性

　　CLB3RL02 采用了先进的自适应时钟输出缓冲器。

　　EMI 管理：通过将输出信号的上升/下降时间控制在 以上，有效限制了高频分量，从而显著最小化 EMI 辐射。

　　信号纯度：同时，将转换时间限制在 以下，避免了在负载器件中引入额外的相噪和占空比误差。

　　反射控制：输出级会根据瞬时电压电平动态改变阻抗，限制信号反射，确保输出信号在转换过程中保持单调性。

　　3.3 集成 LDO 的电源优势

　　内置的 LDO 稳压器可接受 至 的输入电压，可以直接从单节锂电池供电。 引脚外部可用，可为外部时钟源(如 TCXO)提供干净、稳压的 电源。这种供电策略对实现整个时钟链路的最佳相噪性能具有决定性作用。LDO 的启用受任一 CLK_REQ_N 信号控制。

　　四、封装与设计集成优势 (Packaging & Integration)

　　4.1 超微型封装，节省空间

　　CLB3RL02 采用超小型的 8 焊球 间距 DSBGA-8 封装。

　　封装尺寸：极其紧凑，尺寸仅为 。

　　价值：这种极致紧凑的尺寸使得 CLB3RL02 成为空间受限的便携式应用中时钟分发模块的理想选择，极大地节省了宝贵的 PCB 面积。

　　4.2 简化设计与能效管理

　　直接连接 TCXO：由于内置了交流耦合电容 ，MCLK_IN 无需外部电容即可直接连接到 TCXO。

　　双通道独立控制：两个时钟请求输入(CLK_REQ1/2)允许外围设备独立启用所需的时钟输出。

　　低功耗关断：低功耗关断：当所有时钟请求信号均处于非活动状态时，器件将进入低功耗关断模式，此时电流消耗低于 。在关断模式下，LDO 输出、CLK_OUT1 和 CLK_OUT2 均被拉至地 (GND)。。

　　五、典型应用领域 (Target Applications)

　　CLB3RL02 的高性能特性使其广泛适用于以下对时钟质量要求严苛的领域：

　　移动电话 (Cellular Phones)

　　GPS 全球定位系统 (Global Positioning Systems)

　　无线局域网 (Wireless LAN)

　　FM 广播 (FM Radio)

　　WIMAX 和 W-BT (Bluetooth)

　　对讲机 (Walkie-talkie)

　　核芯互联 CLB3RL02：以极低的附加噪声和超微型的封装，为新一代高集成度、高性能的便携式终端设备提供纯净、高效的时钟分配解决方案。


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核芯互联丨国产PCIe 5.0线性重驱动器标杆之作 核芯互联CLRD320与TI DS320PR810深度对比
行业新闻

核芯互联丨国产PCIe 5.0线性重驱动器标杆之作 核芯互联CLRD320与TI DS320PR810深度对比

　　在当前全球半导体供应链重构的大背景下，国产高性能信号调理芯片的技术突破与产业化进展备受关注。核芯互联(HexinHulian)推出的CLRD320八通道线性重驱动器，以对标TI DS320PR810的产品定位进入PCIe 5.0高端信号链路市场。本文将从电气性能、系统设计、应用场景等多个维度，对两款产品进行详尽的对比分析，为工程师及采购决策者提供客观、全面的技术参考。　　图1 | CLRD320八通道线性重驱动器功能架构图　　一、产品定位与技术架构　　PCIe 5.0标准将单通道数据传输速率提升至32GT/s，信号完整性(Signal Integrity)成为系统设计中最严峻的挑战之一。高频信号在PCB走线、连接器和线缆中传输时会遭受严重的插入损耗(Insertion Loss)，导致眼图闭合、误码率攀升。线性重驱动器(Linear Redriver)作为信号链路中的关键调理元件，通过连续时间线性均衡器(CTLE)对高频分量进行补偿，同时保持链路的线性特性，使下游接收端能够正确完成链路训练(Link Training)，是PCIe 5.0系统设计中不可或缺的信号完整性解决方案。　　核芯互联CLRD320是一款八通道多速率线性重驱动器，专为PCIe 5.0、CXL 2.0、UPI 2.0及速率高达32Gbps的其他高速接口设计。产品采用先进的模拟CMOS工艺，集成了双级连续时间线性均衡器与线性输出驱动器，每个通道独立运行。如上图所示，器件内部包含8路独立的信号通路，每路均配备双级CTLE和线性驱动器，同时集成了接收器检测、电源管理、SMBus/I2C接口、EEPROM控制器和数字核心等辅助功能模块，单路3.3V供电配合内部稳压器设计可有效抵抗板级电源噪声。　　TI DS320PR810作为该细分领域的先发产品，自2022年发布以来已被多家服务器和存储厂商广泛采用，是PCIe 5.0线性重驱动器的事实标杆。两款产品在引脚定义、封装尺寸和基本功能架构上保持了高度一致，均为5.5mm×10mm WQFN-64封装，支持Pin Mode、SMBus/I2C从机模式和EEPROM自加载三种配置方式。　　二、核心电气规格逐项对比　　2.1 高速信号性能参数　　技术解读：附加抖动是衡量重驱动器信号保真度的核心指标。CLRD320在附加随机抖动(70fs vs 75fs)和附加总抖动(1.3ps vs 1.5ps)两个关键参数上分别实现了约7%和13%的性能提升。在高密度服务器背板设计中，链路预算往往以毫分贝(mdB)和飞秒(fs)为单位进行精密计算，CLRD320更低的附加抖动意味着可为系统留下更大的抖动裕量(Jitter Margin)，对于需要通过严格PCIe 5.0兼容性认证的产品而言，这一优势具有实质性的工程价值。　　2.2 回波损耗与信号完整性　　技术解读：回波损耗直接反映器件端口的阻抗匹配质量。CLRD320在16GHz频段的输入差分回波损耗达到-10dB，优于DS320PR810的-9dB;更为显著的是输入共模回波损耗指标，CLRD320在2.5~16GHz全频段内实现了-10dB至-13dB的性能，相比DS320PR810的-6dB至-9dB有大幅提升。优秀的共模回波损耗意味着器件对共模噪声的抑制能力更强，在多通道并行传输的x16配置中可有效降低通道间串扰和共模噪声向差模的转换。　　2.3 功耗与电源特性　　技术解读：正常工作模式下两款产品的有功功耗处于同一水平。CLRD320的待机功耗相对较高(RX检测等待功耗180mW vs 166mW，差异极小)，在需要频繁进入低功耗状态的边缘计算场景中需纳入设计考量。但对于始终运行的数据中心服务器而言，待机功耗占比极小。CLRD320内部集成的高性能稳压器电源轨设计可有效抵抗板级电源噪声，确保均衡性能的一致性。　　2.4 可靠性与环境适应性　　三、系统设计与工程实现　　3.1 控制接口与配置灵活性　　CLRD320采用四级(4-Level)控制输入设计，通过1kΩ下拉、20kΩ下拉、浮空(Float)、1kΩ上拉四种状态实现配置。这种方案简化了外部电阻网络的设计复杂度，降低了BOM成本，对于仅需基础EQ配置的应用场景尤为友好。　　DS320PR810采用五级(5-Level)控制输入，通过1kΩ/8.25kΩ/24.9kΩ/75kΩ下拉及浮空实现五级状态。五级设计提供了更多的配置粒度，但同时也增加了外部电阻的选型复杂度和成本。其MODE引脚L3和L4状态保留为TI内部测试模式，用户实际可用的配置级别为L0/L1/L2加浮空。　　从工程实现角度看，CLRD320的四级控制输入方案在绝大多数服务器主板和加速卡应用中已完全够用，更简单的电阻配置降低了生产环节的贴片错误率，对大批量生产更为友好。　　3.2 PCIe链路训练兼容性　　两款产品均为协议无关(Protocol Agnostic)的线性重驱动器，这一设计哲学对PCIe 5.0系统至关重要。PCIe Gen3/4/5的链路训练协议要求Tx端发送10个Preset，Rx端通过7级CTLE和单抽头DFE寻找最优均衡组合。线性重驱动器不对信号进行非线性判决或再定时，而是将发射端Preset信号透明传递至接收端，使完整的端到端信道作为整体参与链路训练。　　CLRD320的线性数据路径在32Gbps速率下保持了700mVpp的交流线性度范围，完全满足PCIe 5.0 Tx端800-1200mVpp输出摆幅的线性传输要求。自动接收器检测功能的状态机符合PCIe规范要求，支持上电检测、PERST#信号触发检测等多种检测模式。　　3.3 配置时序与系统启动　　CLRD320在系统启动速度方面展现出明显优势：EEPROM加载时间缩短33%(5ms vs 7.5ms)，POR后首次SMBus访问时间缩短40%(30ms vs 50ms)。对于支持热插拔和需要快速枚举PCIe设备的服务器平台，更快的启动时序意味着更短的服务就绪时间和更高的系统可用性。　　四、典型应用场景深度分析　　4.1 服务器主板PCIe x16插槽信号延伸　　应用描述　　在机架式服务器和塔式服务器中，CPU Root Complex的PCIe x16信号需经过PCB走线、金手指连接器到达PCIe插槽。当走线距离超过PCIe 5.0规范建议的最大信道长度时，信号完整性会严重恶化。　　方案部署：在CPU与PCIe插槽之间各放置两颗CLRD320(Tx和Rx方向各一颗，共16通道)，可将有效信道延伸距离增加12-16英寸。低至70fs的附加抖动确保延伸后的链路仍能满足PCIe 5.0 Base Spec对总抖动的严格要求，为通过PCI-SIG兼容性认证提供充足的链路裕量。　　4.2 HPC与GPU集群互联　　应用描述　　GPU集群和超级计算节点中，多个GPU通过PCIe Switch或直连方式互联，PCB走线距离较长且经过背板连接器。CXL 2.0协议在内存扩展和缓存一致性互联中的应用对信号完整性提出了更高要求。　　方案部署：CLRD320支持PCIe 5.0和CXL 2.0双协议。在x16配置中，四颗CLRD320芯片即可实现全双工16通道信号调理。20ps超低偏差确保了x16链路中16条Lane的相位一致性，优异的共模回波损耗性能可有效抑制多通道并行传输时的共模噪声耦合。　　4.3 存储区域网络与NVMe背板　　应用描述　　企业级存储阵列和NVMe SSD背板中，控制器需通过10-20英寸背板走线连接多达24个U.2/U.3 NVMe SSD插槽，高频插入损耗可达20dB以上@16GHz。　　方案部署：CLRD320最大22dB的CTLE均衡能力完全覆盖此类应用场景的信道损耗预算。x24总线宽度的支持能力意味着三颗CLRD320即可覆盖24个NVMe SSD插槽。此外还支持SAS/SATA协议(激活缓冲模式)，可在同一硬件平台上灵活支持三种SSD形态，实现通用背板(Universal Backplane)设计。　　4.4 网络接口卡与硬件加速卡　　应用描述　　100G/200G/400G智能网卡(SmartNIC)和DPU通常采用PCIe 5.0 x16接口与主机CPU通信，板卡尺寸受限于FHHL/FHFL规格，PCB面积紧张。　　方案部署：5.5mm×10mm紧凑WQFN封装适合空间受限的加速卡设计。通过EEPROM自加载模式，网卡上电后自动完成配置，无需外部MCU参与。Pin Mode模式下仅需几颗电阻即可完成功能配置，进一步降低设计复杂度。低至100ps的传播延迟对时序敏感的网络加速应用影响极小。　　4.5 UPI 2.0处理器互联　　应用描述　　多路服务器(2P/4P/8P)中，CPU之间通过Intel UPI总线进行缓存一致性互联，UPI 2.0速率高达24GT/s，与PCIe 5.0处于同一信号速率量级。　　方案部署：CLRD320明确支持UPI 2.0协议，可在多路服务器主板中部署于CPU之间的UPI链路。激活缓冲模式下禁用PCIe接收器检测，配置为通用带均衡缓冲器，完美适配UPI等非PCIe协议的传输需求。　　五、核芯互联CLRD320核心竞争优势　　六、选型建议与技术决策指南　　对于正在评估PCIe 5.0线性重驱动器的系统设计师和采购决策者，以下场景化建议可供参考：　　优先选择CLRD320的场景：　　抖动敏感型设计：当链路预算紧张，需要通过PCI-SIG兼容性认证测试，或需要为长距离信道保留最大裕量时，CLRD320 70fs的附加抖动优势可转化为测试通过率的提升。　　高频段损耗为主的信道：当PCB材料Df值较高或信道中含有较多连接器导致高频段反射严重时，CLRD320更优的回波损耗性能可改善整体信号质量。　　国产替代/信创项目：在政府、金融、电信、能源等关键基础设施领域，有明确的国产化率要求或供应链安全考量时，CLRD320是可靠的国产替代方案。　　快速启动需求：对于支持热插拔、需要快速枚举PCIe设备的服务器和存储平台，CLRD320更快的EEPROM加载和SMBus就绪时间可优化系统启动体验。　　大批量成本敏感型应用：在年用量达数十万颗的大规模部署中，CLRD320的价格优势和简化的外围电路设计可带来可观的TCO降低。　　建议综合评估的场景：　　对待机功耗有极致要求的电池供电或边缘计算设备，需根据实际工作占空比计算总功耗影响。　　工作环境温度长期接近125°C以上的极端场景，需评估结温裕量。　　已有基于DS320PR810的成熟设计需要直接替代时，建议先进行SI仿真验证和兼容性测试，确保控制输入映射关系正确。　　七、总结与展望　　通过对核芯互联CLRD320与TI DS320PR810的深度技术对比，我们可以清晰地看到，国产PCIe 5.0线性重驱动器在核心技术指标上已达到甚至部分超越了国际标杆产品的水平。CLRD320在附加抖动、回波损耗、启动时序等关键性能参数上展现出明确的竞争优势，同时在供应链安全、技术支持响应速度和成本效益方面具备国产芯片的天然禀赋。　　PCIe 5.0生态正处于快速扩张期，从服务器、存储到AI加速、网络基础设施，32Gbps高速信号调理的市场需求将持续增长。核芯互联CLRD320作为国内该细分领域的领先产品，不仅为工程师提供了高性能的信号完整性解决方案，更为中国半导体产业链在高端接口芯片领域的自主可控增添了重要一环。　　对于正在规划或设计PCIe 5.0系统的工程师而言，CLRD320是一款值得认真评估的优秀选择。建议有需求的客户联系核芯互联获取评估板(EVB)、参考设计和SI仿真模型，通过实际测试验证其在目标应用场景中的表现。
2026-05-25 10:11 reading：180
核芯互联丨CL3669国产双通道16位250MSPS ADCPin-to-Pin 兼容 ADS42LB69 · 更低功耗 · 更高性价比
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核芯互联丨CL3669国产双通道16位250MSPS ADCPin-to-Pin 兼容 ADS42LB69 · 更低功耗 · 更高性价比

　　产品概述　　CL3669是核芯互联推出的一款双通道、16位分辨率、250MSPS采样率的高性能模数转换器(ADC)。该器件针对低功耗和高无杂散动态范围(SFDR)而设计，在宽输入频率范围内具有出色的噪声性能。　　图1 CL3669 双通道ADC功能框图核心特性双通道 16位    250MSPS   600mW/通道   DDR LVDS   9×9mm QFN64   Pin-to-Pin 兼容
2026-05-22 10:44 reading：333
核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器
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核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

　　在微波射频领域，混频器是收发系统的核心器件。核芯互联依托自主研发的纯CMOS工艺，成功推出CLMX5548E与CLMX5549E两款高性能宽带混频器芯片，以超高集成度、超宽带宽和出色的线性度，为5G通信、探测感知、卫星调制解调等应用提供极具竞争力的国产化解决方案。　　核心技术优势　　纯CMOS工艺打造 · 高集成度设计　　纯CMOS工艺    3.3V单电源    QFN 3mm×2mm    超宽温 -55℃~125℃　　区别于传统的III-V族工艺(如GaAs)，核芯互联采用标准纯CMOS工艺实现微波混频器，带来显著的成本优势与供应链安全性。片上集成RF巴伦、LO放大链路、可选LO倍频器及偏置控制电路，大幅降低系统BOM成本和设计复杂度。　　典型应用框图　　CLMX5549E采用无源双平衡混频架构，RF与IF端口可互换，片上集成LO驱动放大器和可选倍频器，仅需0dBm本振输入即可驱动。下图展示了TDD收发链路中的典型应用及芯片内部框图。　　图1. TDD收发链路典型应用(左)及CLMX5549E内部框图(右)　　CLMX5548E · 差分IF宽带混频器　　CLMX5548E是一款高性能无源双平衡宽带混频器，集成内部RF巴伦，支持2~15GHz超宽带RF频率。其突出特点是采用差分IF端口设计，支持DC~6GHz的IF带宽，特别适用于IF频率延伸至500MHz以下的低频应用场景。　　▎核心性能指标　　适用场景　　IF频率在500MHz以下的超宽带应用，如宽带探测、零中频/低中频接收机、DC耦合基带处理系统等。差分IF端口可直接对接差分IF放大器或差分滤波器，简化信号链设计。　　CLMX5549E · 单端IF宽带混频器　　CLMX5549E与CLMX5548E功能类似，区别在于集成了片上IF巴伦，所有RF、LO、IF端口均为单端50Ω匹配，使用更加便捷。推荐用于IF频率在500MHz以上的应用场景，覆盖2~14GHzRF带宽。　　▎核心性能指标　　适用场景　　IF频率在500MHz以上的标准中频应用，如5G微波回传、C/X/Ku波段探测、卫星通信调制解调器等。片上集成IF巴伦，无需外部巴伦器件，进一步减少外围元件数量。　　实测性能曲线　　下图展示了CLMX5549E在下混频模式下，全频段(4~15GHz)的变频损耗与IIP3随RF频率的变化曲线。在25℃典型温度下，变频损耗稳定在10~15dB范围内，IIP3保持在23~27dBm的高线性度水平，充分体现了纯CMOS工艺的高性能优势。　　图2. 下混频变频损耗与IIP3 vs RF频率(LO功率=0dBm，IF=100MHz，25℃/55℃/85℃/125℃)　　线性度与端口隔离度　　CLMX5549E具备出色的线性度和端口隔离性能。输入P-1dB在IF全频段内保持在13dBm以上，IF端口对RF和LO的隔离度分别优于45dB和55dB，有效抑制了信号泄漏和本振馈通。　　图3. 输入P-1dB vs IF频率　　图4. IF端口隔离度 vs IF频率(IF-RF / IF-LO)　　选型建议：IF频率在500MHz以下，或需要差分IF接口的场景，首选CLMX5548E;IF频率在500MHz以上、追求使用便捷性的场景，推荐CLMX5549E。两者均支持上/下变频、LO倍频器可选、双向RF/IF端口互换等灵活配置。　　核芯互联 · 让射频设计更简单　　CLMX5548E与CLMX5549E以纯CMOS工艺实现高性能宽带混频功能，集成片上巴伦与LO驱动链路，以极小封装和极简外围，帮助工程师快速构建5G通信、探测感知、卫星链路等射频系统。核芯互联将持续深耕射频芯片领域，为客户提供更多高品质、高性价比的国产化射频解决方案。
2026-05-20 09:24 reading：345
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核芯互联CLRT160 PCIe 4.0 Retimer硬核实力全解析

　　【核心亮点】在数据中心、AI服务器、高性能计算等领域，PCIe Retimer是保障高速信号完整性的核心器件。长期以来，该市场被国际巨头垄断，核心IP依赖外购。核芯互联CLRT160的推出彻底改变了这一格局——其数字协议引擎与模拟PHY前端全部自主设计，未采用任何外购IP，在关键性能指标上全面对标国际主流竞品，并在多项核心参数上实现超越，为国产高端信号调理芯片注入强劲动力。　　一、芯片概览与全自研架构　　PCIe Retimer(重定时器)是物理层信号调理芯片，通过时钟数据恢复(CDR)和均衡技术，从衰减、畸变的信号中提取时钟与数据并重新驱动，消除信道损耗和抖动，显著提升PCIe链路的可靠性与传输距离。　　CLRT160芯片实物照片　　CLRT160是核芯互联推出的8通道(16 Lane)PCIe 4.0协议感知型Retimer，支持最高16 GT/s数据传输速率。与国际主流竞品相比，CLRT160最大的差异化优势在于其数字协议与模拟PHY全部自主设计，未采用任何外购IP——这不仅意味着完全自主可控的供应链安全，更代表着核芯互联在高速SerDes领域积累了从模拟前端到数字协议栈的完整核心技术能力。　　CLRT160 EVM评估板　　【核心优势】全自研架构：CLRT160的数字协议引擎(包括LTSSM状态机、链路均衡训练、低功耗管理等)与模拟PHY前端(SerDes收发器、PLL、CTLE/DFE均衡器等)全部自主设计，未采用任何第三方外购IP。这意味着核芯互联拥有完整的知识产权和深度的技术优化能力，能够针对客户需求进行快速迭代和定制化开发。　　二、信号完整性：收发通道实测性能　　高速信号的质量直接决定了PCIe链路的稳定性和传输距离。CLRT160在收发通道的信号完整性方面表现优异，多项指标超越PCIe 4.0规范要求。　　2.1 发射端(TX)输出性能　　CLRT160 TX端集成3-tap FFE(前馈均衡器)，输出信号幅度可调(900~1200 mVppd)。下图为16 Gbps、PRBS15、板上走线去嵌后的实测眼图。　　CLRT160 TX输出眼图实测(16 Gbps, PRBS15, 去嵌)　　从眼图实测结果可以看出：在16 Gbps速率下，眼图张开度良好，信号质量优异。Height@BER1达到871.75 mV，Width@BER1达到49.805 ps，TIE p-p仅为9.7704 ps，各项关键指标均显著优于PCIe 4.0规范要求。　　2.2 宽频带阻抗匹配实测　　CLRT160 IO集成T-Coil结构，实现宽频带阻抗匹配。在3.5 dB IL cable+PCB测试条件下，TX/RX回波损耗实测结果如下：　　左：TX差模回波损耗 SDD11 右：TX共模回波损耗 SCC11　　RX差模回波损耗 SDD11：全频段 < -12 dB　　2.3 接收端(RX)均衡性能　　CLRT160 RX端是芯片核心技术实力的集中体现。接收端集成全自研16档VGA增益可调、3-stage CTLE(支持自适应)和12-tap DFE(8 fixed tap + 4 floating tap)，全部可根据信道条件进行自适应调节。这一配置处于业界领先水平。　　【技术亮点】3-stage CTLE支持自适应：CLRT160的三阶连续时间线性均衡器(CTLE)采用全自研架构，支持高频boost和低频attenuation的自适应调节，能够精准匹配常见PCB信道的插入损耗特性。配合16档VGA和12-tap DFE，整体均衡链路可在极短时间内完成收敛，适应信道环境变化。　　2.4 回环测试实测验证　　【测试方案】BERT发送 16 Gbps PRBS31 信号，经过 >35 dB IL FR4走线 引入信道衰减，CLRT160 RX接收并恢复数据，送至TX重新发送，最终回到BERT进行误码率统计。测试PASS，BER满足PCIe 4.0规范要求。　　CLRT160系统测试平台(GPU显卡 + CLRT160 Riser Card + 测试平台)　　系统级回环测试是验证Retimer实际工作性能的金标准。在超过35 dB插入损耗的严苛信道条件下，CLRT160 RX端凭借强大的均衡能力成功恢复信号，TX端输出干净的眼图，整条链路误码率(BER)满足PCIe 4.0规范要求。这一结果充分证明了CLRT160在真实应用场景中的可靠性。　　三、时钟性能与抖动指标实测　　参考时钟的质量直接影响Retimer输出信号的抖动性能。CLRT160片内集成两个高性能全自研PLL(8 GHz和5 GHz中心频率)，配合clock input buffer和LP_HCSL driver，可提供高质量的参考时钟输出。　　3.1 片上PLL Phase Noise实测　　左：8G PLL Phase Noise 右：5G PLL Phase Noise　　3.2 100 MHz Refclk输出性能　　CLRT160芯片内部集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟供下游设备使用。　　CLRT160 100MHz Refclk输出Phase Noise实测　　【高集成度】CLRT160片内集成RMS Jitter < 200 fs的高性能全自研PLL，且已集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟。这意味着客户无需额外购买时钟缓冲器，简化了系统时钟树设计，降低了BOM成本。　　四、抖动容限(JTOL)实测：RX性能核心验证　　抖动容限(Jitter Tolerance, JTOL)是衡量接收端性能的核心指标，它表征接收机在不同频率的抖动干扰下维持无误码传输的能力。JTOL测试结果直接反映了CDR(时钟数据恢复)环路的性能和整个RX信号链的鲁棒性。　　CLRT160 JTOL(抖动容限)实测曲线　　【JTOL深度解读】　　1. 全频段大幅超越PCIe 4.0 Spec：蓝色实测曲线在全测试频段(30 KHz ~ 100 MHz)均显著高于绿色PCIe 4.0 Base Spec CC mode Sj mask线，表明CLRT160的RX端在所有抖动频率下都拥有远超规范要求的抖动容限能力。　　2. 低频段达到2x Spec水平：在30 KHz ~ 1 MHz低频抖动区间，CLRT160实测值约为2 UIpp，达到PCIe 4.0规范要求(1 UIpp)的2倍。这说明芯片CDR环路的低频跟踪能力极强，能够有效应对电源噪声、参考时钟耦合等引起的低频抖动。　　3. 中频过渡区域平滑：在1 MHz ~ 10 MHz中频区域，实测曲线平滑过渡，无突兀跌落，体现了CDR环路带宽设计的合理性——在全自研CDR架构下，CLRT160的抖动跟踪与噪声抑制达到了良好平衡。　　4. 高频段保持优异裕量：在10 MHz ~ 100 MHz高频抖动区间，实测值稳定在0.15 ~ 0.2 UIpp，仍然远高于规范要求(~0.1 UIpp)。这表明RX端的高速采样器和均衡器对高频抖动具有出色的抑制能力。　　5. 全自研CDR的实力验证：优异的JTOL表现是CLRT160全自研CDR(时钟数据恢复)环路设计水平的直接体现。从相位检测器、环路滤波器到VCO，全部自研IP确保了各环节的最优匹配和深度优化。　　五、协议支持与诊断功能　　CLRT160的数字协议引擎全自研，完整支持PCIe 4.0协议规范，确保对上层系统完全透明。　　六、延迟与功耗表现　　6.1 信号处理延迟　　在典型的公共时钟模式下，CLRT160的信号处理延迟约为30 ns，与国际主流竞品处于同一水平，满足服务器、存储等对延迟敏感的应用场景需求。　　6.2 功耗管理　　CLRT160支持L1低功耗状态管理，当链路进入空闲状态时，芯片自动切换至低功耗模式，助力系统实现能效优化。同时支持SRIS/SRNS独立参考时钟模式，降低系统对参考时钟同步的严格依赖，进一步提升系统灵活性。　　七、封装设计与供应链优势　　八、CLRT160 vs 国际主流竞品：关键参数对比　　以下为核芯互联CLRT160与业界主流PCIe 4.0 Retimer产品的关键参数对比。后者为国际一线厂商的8-Lane Retimer产品，长期占据市场主导地位。　　【对比结论】CLRT160在链路拆分灵活性(5种 vs 3种)、核心IP自主可控(全自研 vs 部分外购)、接收均衡深度(12-tap DFE + 3-stage自适应CTLE)、PLL抖动性能(<200 fs全自研)、JTOL裕量(2x Spec)以及供应链保障(国产现货+成本优势)等关键维度上，均达到或超越国际主流竞品水平。竞品在眼图监测(EOM)、温度传感器和低延迟模式三个功能点上有差异化设计，但CLRT160在决定信号调理性能的核心指标上表现更为出色。　　九、综合评估与总结　　CLRT160核心竞争优势：　　1. 全自研核心技术 — 数字协议引擎 + 模拟PHY前端全部自主设计，未采用任何外购IP。从LTSSM状态机、CDR环路到SerDes收发器、CTLE/DFE均衡器，拥有完整知识产权，确保供应链安全和技术可控。　　2. 接收均衡业界领先 — 3-stage CTLE(支持自适应)+ 16档VGA + 12-tap DFE(8固定+4浮动)，全链路自适应，支持>35 dB超长信道损耗补偿，JTOL实测全频段超越PCIe 4.0 Spec达2倍。　　3. 高集成度降本增效 — 片内集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟，简化系统时钟树设计，降低BOM成本。　　4. 信号完整性优异 — 集成T-Coil实现宽频带阻抗匹配，TX/RX回波损耗全面优于PCIe 4.0规范要求。TX眼图Height@BER1达871.75 mV，裕量充足。　　5. 国产供应链保障 — 本土化设计、生产与技术支持，供货周期短、响应速度快、价格竞争力强，有效保障客户供应链安全。　　经过全面的技术测试验证并与国际主流竞品的深度对比，核芯互联CLRT160在核心性能指标上已经达到甚至超越了国际一线厂商产品水平。从JTOL实测全频段超越PCIe 4.0规范2倍，到回环测试通过35 dB严苛信道，从全自研PLL抖动<200 fs到TX眼图优异裕量，从5种链路拆分配置的灵活性到全自研IP的供应链安全——CLRT160以强大的均衡能力、灵活的链路配置和高集成度设计，为国产服务器、数据中心、AI加速卡等应用提供了可靠的高端Retimer解决方案。　　国产芯，世界级性能。核芯互联CLRT160，值得您的信赖与选择。　　注：　　1. 文中"国际主流竞品"指业界某一线厂商的PCIe 4.0 8-Lane Retimer产品，该产品长期占据市场主导地位。　　2. CLRT160数据来源于核芯互联官方测试报告及芯片规格书。　　3. 全自研指数字协议引擎和模拟PHY前端(SerDes、PLL、CTLE、DFE、CDR等)均为核芯互联自主设计，未采用第三方外购IP。　　4. 竞品数据来源于其公开Datasheet，部分参数因公开资料有限未完整标注。　　5. 本文仅供参考，不构成采购建议。实际选型请结合具体应用场景进行综合评估。
2026-05-19 09:58 reading：389
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